octubre 6, 2021

Especificaciones de PCIe 6.0 en el borrador final: 128 GBps

PCI-SIG anunció esta semana que la especificación PCIe 6.0 ha alcanzado su estado de Borrador Final, que es un hito importante que marca formalmente la finalización del desarrollo. Todos los sistemas en chips que cumplan con la especificación PCIe 6.0 versión 0.9 cumplirán con la versión final 1.0 de la tecnología. La única pregunta es qué aplicaciones necesitarán realmente adoptar PCIe Gen6.

PCIe Gen6 aumentará la velocidad de transferencia de datos a 64 GT / s por pin, en comparación con los 32 GT / s de PCIe Gen5 y los 16 GT / s de PCIe Gen4, pero mantendrá la compatibilidad con versiones anteriores del hardware existente. La nueva tecnología permite la transferencia de datos de hasta 128 GB por segundo en cada dirección a través de una interfaz x16.

Las especificaciones de PCI Express tienen cinco puntos de control principales: concepto, primer borrador, borrador completo, borrador final y final. El lanzamiento de la especificación PCIe 6.0 Complete Draft (versión 0.7) hace poco menos de un año permitió a las grandes empresas y a los desarrolladores de tecnología como Synopsys comenzar a implementar su controlador PCIe 6.0 IP y PHY en silicio. La publicación de la especificación PCIe 6.0 Final Draft (versión 0.9) marca un punto después del cual no se permiten cambios funcionales y los miembros de PCI-SIG deben comenzar a revisar el estándar para su propiedad intelectual y patentes.

Aquellas empresas que hayan logrado incorporar compatibilidad con PCIe 6.0 v0.9 en sus sistemas en chips (SoC), en teoría, pueden comenzar a venderlos como ‘PCIe 6.0 Ready’, pero no podrán confirmar formalmente el cumplimiento de la versión final de PCIe 6.0. 1.0 ya que no existe un programa formal de cumplimiento de PCIe 6.0 en este momento y no se llevan a cabo talleres de cumplimiento de PCIe 6.0.

(Crédito de la imagen: PCI SIG)

Para hacer posibles velocidades de transferencia de datos y un ancho de banda tan extremos, los desarrolladores del nuevo estándar deben adoptar la modulación de amplitud de pulso con cuatro niveles (PAM-4) de señalización, que también se utiliza para tecnologías de red de alta gama como InfiniBand y la memoria GDDR6X. . Además, PCIe Gen6 cuenta con corrección de errores de reenvío (FEC) de baja latencia para garantizar una alta eficiencia a altas velocidades de datos.

(Crédito de la imagen: PCI SIG)

Si bien PCIe 6.0 es un gran paso adelante para la interfaz, ya que aporta numerosas innovaciones y aumenta drásticamente el rendimiento, también presentará numerosos desafíos para los diseñadores de chips y sistemas. En primer lugar, PAM-4 siempre es caro en términos de potencia y tamaño de la matriz, por lo que no se ha adoptado ampliamente más allá de los estándares de centros de datos de alta gama de 100 GbE y 200 GbE o de redes de nivel empresarial. En segundo lugar, 64 GT / s es una tasa de transferencia de datos muy alta y, si bien PAM-4 con FEC ayudará a mitigar algunas de las dificultades, la transmisión de señales a través de las placas de circuito impreso (PCB) deberá optimizarse para diafonía, pérdida y reflejos. e integridad del poder.

Básicamente, esto significa que no todos los diseñadores de SoC (especialmente en el espacio de la PC cliente) estarán ansiosos por adoptar PCIe 6.0 debido a problemas de costos y energía. Además, la implementación de PCIe 6.0 a nivel del sistema requerirá PCB complejos y el uso frecuente de costosos retimers y redrivers en distancias relativamente cortas. En general, si bien PCIe 6.0 tiene mucho sentido para servidores y sistemas especializados, puede ser demasiado costoso para un uso generalizado en PC clientes, por lo que las GPU y los controladores SSD de nivel de consumidor pueden adoptarlo.